S5PC100的时钟机制

1. 时钟域

S5PC100包含三个总线部件分,第一部分包括Cortex-A8,D0_bus和D0_bus的附加模块。Cortex-A8只支持同步模式,以便Cortex-A8和D0_bus必须同步操作。第二部分包括D1_bus和D1_bus的附加模块。后部分,D2域,是低功耗的音频。

D0域高可以操作在166MHZ的时钟频率下时钟,D1域高可以操作在133MHZ的时钟频率下(D1域有很多多媒体IPs可以工作在133MHZ下)。D2域高可以操作在80MHZ的时钟频率下。所有三个部分是通过异步桥进行通信的。

下图是时钟域的分配图：

2 时钟源极其选择

∗时钟在S5C100由以下几类划分:
        ∗时钟来至于引脚, i.e., XusbXTI, XXTI, XXTI27, and XrtcXTI
        ∗时钟来至于 时钟管理单元(CMU), e.g., HCLKD0, HCLKD1, and etc
        ∗时钟来至于USB OTG PHY(refer 7.8)
        ∗时钟来至于 GPIO 引脚, e.g., XciPCLK, XpwmECLK, and etc

图二

有图可以看出:

3. 时钟产生

图2的方块图显示了时钟生成逻辑。一个外部的石英钟是连接到振荡放大器,锁相环把一个低频率的时钟转换成一个高频的时钟提供给S5PC100。 时钟发生器模块有一个内置的逻辑来稳定时钟频率,因为在每个系统复位后都需要一段时间来让这个系统稳定。

4.总线时钟域对应的每一个模块

有图可知: D0_bus,D1_bus,D2_bus分别给不同的模块提供时钟,这里我们重点关注D0_BUS和D1_BUS这两个.

5.CPU 和 BUS 时钟

在 CPU和BUS之间,Cortex-A8只支持同步模式。 D0和D1是通过异步的方式进行通信的。

下图是D0_BUS和D1_BUS的功能图:

下图是D2_BUS的功能图:

6. 寄存器描述

6.1 PLL Mask寄存器
      系统控制器控制PLL,时钟发生器,电源管理部分和其他依赖于系统的部分，本节描述如何使用系统的特殊的功能寄存器(SFR)控制这些模块。

这个是时钟屏蔽寄存器,系统一共有4个PLL,故有4个屏蔽寄存器,如果输入频率改变或频分(乘法)值改变了,锁相环需要锁定一段时间。当PLL锁定时,即使没有方法来检,但是PLL指定了一个屏蔽的周期去屏蔽PLL的输出,屏蔽的周期长短取决于每一个时钟源。在此期间,锁相环输出将被屏蔽了。这就是为什么要设置一个屏蔽时间。

注意: 在A/M/E/H中推荐的屏蔽时间是300微秒,PLL的屏蔽值基于输入时钟计数的。例如,当输入时钟频率是12MHZ时,屏蔽时间是300微秒,PLL_MASKTIME将为3600(= 0xe10)。

6.2 PLL 控制寄存器

控制PLL输出时钟频率的,来决定P,M,S 的值

APLL的配置表：

MPLL的配置表:

EPLL的配置表:

HPLL的配置表:

6.3 时钟源选择

6.4 时钟源分频设置寄存器